要設計出尺寸更小的電子器件，可以在多層基闆或多層印刷電路闆 (PCB) 中采用高密度設計，增加每層的使用率，而其中過孔 (Vias) 的作用至關重要。本文将解析如何借助 Allegro Package Designer Plus 工具在高密度複雜(zá)的封裝設計中創建并使用非圓形的堆疊過孔。
如今，設計複雜(zá)性和空間限制迫使設計師采用創新的解決方案，将晶粒 (die) 置于空腔内是(shì)一種最常見(jiàn)也最有效的技術。本文将詳述 Allegro Package Designer Plus 體育場型開放(fàng)空腔式封裝的引線(xiàn)接合步驟，幫助設計人員(yuán)成功創建帶空腔的設計封裝。
BGA 串擾嚴重影響了訊號完整性，從而限制了 BGA 封裝的應用。本文將探討 BGA 封裝並說明有那些因素會導緻 BGA 串擾問題。
如今，半導體封裝行業蓄勢待發，將在未來的電子產品設計中發揮更重要的作用。為了滿足市場對這些異構的、基於晶粒的架構的需求，需要採用新的系統級設計方法，並以改善系統級的功率、性能和面積 (PPA) 為目標。本文將解析何為晶粒和異構封裝，以及其如何改變系統設計與分析的生態。
Info 全稱為 「整合式扇出型封裝 (integrated fanout)」，是(shì)一種適用於先進封裝的低性能、低複雜度的技術。
本文將說明 Cadence 資深半導體封裝管理總監 John Park，在 2022 TSMC OIP 研討會上所展示的面向 TSMC InFO 技術的先進自動佈線功能。
封裝基闆上的 Core 層過孔 (Via) 和 BGA 焊盤 (Pad) 區域，是(shì)封裝上影響最大的阻抗不連續段，同時，這個區域因為有比較長的過孔縱向耦合，也是(shì)最容易導緻串擾的地方，本文將聚焦封裝Core層過孔的阻抗連續性優化。
在當今的封裝設計產業中，設計複用 (Design Reuse) 是(shì)加快設計週期的關鍵。大多數的封裝設計都可能採用打線接合 (wire bonding)，因此可以在不同的設計中共用打線接合資訊非常重要。本文將探討這些針對打線接合的設計完整性檢查。
3D 整合將與異構整合逐漸融合，將不同的晶片設計整合到一個單一的封裝。本文將概述 3D 積體電路的優勢，以及它們如何助力未來的先進設備實現異構整合。
3D IC 或 2.5D 封裝方法，以及新的處理器和 ASIC，常依賴矽通孔 (TSV) 來連接封裝上相(xiàng)互堆疊的裸片。這些通孔提供與 PCB 相(xiàng)同的互連功能，然而設計方法卻完全不同，會根據它們不同的製造過程來進行設計。本文將分析矽通孔在 3D-IC 中適合的設計/放(fàng)置方法、在中介層 / 晶圓級封裝的使用以及對訊號完整性的影響。
本文為 Cadence 資深半導體封裝管理總監 John Park 先生在國際設備封裝會議 (IMAPS) 上演講內容，闡述了3D 封裝與 3D 整合的區別和挑戰。
如今 IC 封裝的設計週期越來越短，設計人員必須儘早發現並糾正佈線問題。Layout 工程師希望能透過觀察附近信號引起的阻抗值變化和高耦合度，快速準確的發現 layout 錯誤。本文將傳授新增於 Allegro Package 工具中的阻抗和耦合工作流程步驟，預先解決一些關鍵的信號完整性問題。
電鍍條 (plating bar) 的定義是(shì)「圍繞設計邊界的金屬連接」。每個傳統的封裝設計師都瞭解電鍍條及其作用。為了在製造過程中提供電流，每個 Net 都連接到 BGA 的邊界，以便使電流到達所有需要通電的區域。本文將詳述運用 Allegro Package 工具創建電鍍條與邊緣連接器須注意的地方。
3D-IC 有望在網路、圖形、AI / ML 和高性能計算等領域產生廣泛影響，特別是(shì)對於需要超高性能、低功耗器件的應用而言。本文將介紹 3D-IC 技術，並討論其設計挑戰、生態系統要求和所需的解決方案。
Cadence 於 2021 IMAPS 大會上發表關於封裝組裝設計套件 (ADK) 的演講，說明何為 ADK，以及能為封裝設計帶來哪些好處? 本文節錄其精華重點並探討應當立即採用 ADK 之原因。
在當今的 IC 封裝設計的詳細圖案中查看，即便是(shì)簡單修改的問題也會變得複雜。如果能瞭解應對它們的選取方式，為任務選擇合適的工具，就可以節省更多時間來處理其他任務。本文將剖析如何運用 Allegro Package 工具輕鬆移除和替換設計區域。
大多數封裝基闆的設計設想是(shì)基於如果零件安裝在正面，那麼封裝基闆就會置於主 PCB 上。這意味著，BGA 的焊球位於橫截面的底層、裸片安裝在上面。但(dàn)如果想從相(xiàng)反的角度來設計封裝，會發生什麼呢? 本文將探討如何實現從倒裝晶片的角度進行封裝設計。
銳角，無論是(shì)在澆注的鋪銅中產生尖銳棱角，還是(shì)在兩塊不同的金屬之間形成銳角，都是(shì)一個棘手的問題。但(dàn)是(shì)儘管設計人員努力嘗試避免，銳角問題依然存在。本文將詳細剖析如何在對佈線層進行最小改動的情況下，使用輔助工具來自動修復銳角問題。
作為代表未來趨勢的 SIP 技術目前正在業界如火(huǒ)如荼的開展進行中，由於 SIP 整合涉及到較為複雜的系統，電路與系統的設計水準成為評判是(shì)否具有 SIP 開發能力的一個關鍵指標。本文將以實例分享如何解決在 SIP 載闆上遇到的信號幹擾問題。
BGA 元件的主要作用是(shì)將其保護的裸晶 (die) 的信號經由 BGA 的焊球重新分配到其所安裝的主機 PCB 上。因此，許多 IC 封裝設計團隊都不繪製前端電路圖。即使有電路圖，也可能在 layout 中直接交換邏輯信號，而佈線路徑的附加情況便是(shì)決策的關鍵。本文將探討封裝設計中常見情況。
Cadence 先進半導體封裝產品管理團隊總監 John Park 在線上研討會「 新一代異質整合 2.5/3D 封裝的設計方法學 」中介紹新一代異質整合 2.5/3D 封裝的設計方法，並帶來最新的 Multi-Chip(let) 封裝解決方案。
如今，各式各樣的 3D 封裝呈增長趨勢，但(dàn)還未引起廣泛關注。在 2019 年夏季的 HOT CHIPS 上，大部分設計並未採用單個大裸晶 (Die)，而是(shì)採用同一封裝中的多裸晶設計方法。本文將針對此議題做進一步探討。
目前封測產業趨勢像一個「三明治」， 封測企業則處於這個三明治的中央，面對來自晶圓代工廠和終端 EMS 廠雙方夾擊的壓力，封測廠商該如何在 5G 時代突破重圍？
《 SiP 前世今生 》系列文章第三篇將著重於如何著手進行系統級封裝設計。
異質性和 Chiplets 是(shì)驅動 SiP 發展的兩大關鍵因素。《 SiP 前世今生 》系列文章第二篇將探討異質整合與 chiplets 的工藝技術與發展。
《 SiP 前世今生 》系列文章由 Cadence 專欄作者 Paul McLellan 撰寫。該系列共三篇文章，首篇將解析系統及封裝 (SiP) 重要性和其最新技術進展。
在 Allegro17.4 版本中，視圖功能表中有兩個 3D 繪製工具 —— 3D Viewer 和 3D Canvas：那麼兩者有何不同？答案在於設計類型以及需要從檢視器得到資訊的不同。下面我們來談談兩者的優勢和應用。
要說 Air pods Pro 火(huǒ)在哪裡？除了 Air Pods 的產品其優越的佩戴體驗舒適外，個人覺得最大的亮點就是(shì)其兩項黑科技：主動降噪 和 SiP 技術。
隨著技術的發展，封裝設計變得越來越複雜。新材料和製造工藝的出現，使得封裝中可以有更多有源和無源元件。如何順利完成複雜封裝設計的各個階段呢？
本文將告訴你如何善用 Allegro® SiP Layout 中的大量命令和工具集更快速地完成封裝設計，並透過各級驗證保障最終元件能在整個系統環境中完美運行。
晶片發展從一味追求功耗下降及性能提升（摩爾定律），轉向更加務實的滿足市場的需求（超越摩爾定律），系統級封裝 (SiP) 是(shì)實現需求轉變的重要路徑。把多個半導體晶片和無源器件封裝在同一個晶片內，組成一個系統級的晶片，而不再用 PCB 闆來作為承載晶片連接之間的載體，可以解決因為 PCB 自身的先天不足帶來系統性能遇到瓶頸的問題。
今年矽谷的 CDNLive 大會上（CDNLive2019-SV），Samsung Foundry 的 Sylvie Kadivar 博士和 Max Min 博士介紹了高級封裝設計和簽發參考流程的詳細資訊，覆蓋了各種高速平行介面（HPI）、高速序列介面（HSI）等訊號完整性的模擬需求，以及交流、直流的電源完整性模擬需求。
Cadence® SiP® V17.2 版本開始支援 Two-Sided Die，不像以往標準 Die 隻能有單面的接點，有些設計如 Interposer 等，得靠人工去(qù)想像或拼湊。雙面都有接點的 Die 零件結構，讓我們可以更便利地對應 Package 設計中更複雜、更多樣的設計挑戰。
把各種製程或功能的晶片封在一個 Package 的 Substrate 中，是(shì)一種以「封裝」達到微型化的方式。然而把晶片直接 Mount 在 PCB 上也是(shì)另外一種微型化或薄型化的手段。所以當 Package 的設計人員也有這樣的要求時，請別忘了 APD/ SiP 也仍保有 PCB 的相(xiàng)關功能。把 FR4 的 Substrate 放(fàng)大了，擺上更多的 PCB 所用的 0805 /1206 / SO14 / PLCC 等傳統零件，就可在 APD / SiP 中實現 Chip on Board(COB)。
隨著 Chip-on-Board 或是(shì) CoDesign 的需求，若要將 Allegro 的 BRD 檔載入 APD / SiP 中編輯，或是(shì)由 APD / SiP 轉出成 Cadence 的 Allegro 的 BRD，就需要宣告來開啟此項功能。
在 APD / SiP 標準選單中並無此項功能，請在 ENV 設定變數 set pkg_brd_migration_allowed 後重新進入 APD / SiP，就可在 File / Import 及 File / Export下 看到 BRD 項目。
APD / SiP 現在可以利用 Change Symbol Owner 為零件以手動的方式直接宣告或剔除其下階靜態物件如texts、fiducial vias、alignment lines、reference outlines、shapes。所附屬的物件會跟著零件移動，也可對其下階物件來執行編輯動作如 move 或 delete 等。
Note：若您由零件庫當來源來刷新零件，先前所加的下階物件都會不見，若您想保留請先拆開另外備份，零件刷新後再貼入。
Cadence 的 Package / PCB 工具可利用其 Export / Import 來實現 REUSE 或一定程度的模組化再利用，藉由重覆使用來達到加快速度的目的，如 Sub-Drawing / TechFile / Placement / … 。
Wirebond 若要重複使用，則可嘗試 Wirebond Export / Import，利用 Export 炸出的 .wbt 檔來記錄 Wirebond 資訊，再用 Import 將 Wirebond 掛到新檔之中，達到重複使用的目的。
當我們要測量兩物件的最小間距時，有時會有一個困擾是(shì)量測的位置真的是(shì)它們之間最近的地方嗎? 不同於以往 Display / Measure 的兩點測距法，現在 Display / Min Airgap 可以自動偵測所選或所框範圍內物件間最近之處，並標示其實際間距值。
長久以來 IC 封裝的整合規劃常常會是(shì)一個問題。首先是(shì) IC 設計 / PKG封裝 / PCB佈線的使用者往往是(shì)不同單位或群體甚至是(shì)不同的公司，若想整合也會迫於共通訊息的限制或環境，而有力不從心的無力感。
Cadence 的 OrbitIO System Planner 能夠在單一環境中匯入 IC / Package / PCB 的資料，利用新的 Die Abstract 檔案仍可保有 Silicon Level 的隱密性，隻傳遞出與 Co-Design 整體規畫有關的 IO 和 BUMP 資料來與 Package 互通訊息，必要時也可把 PCB 資料載入讓我們能以更巨觀、更全面的跨界環境實現 IC 封裝的整合規劃。
先前已介紹過若是(shì)用網格銅來製作透氣孔，可能其網格會有非矩形甚或小三角等形狀的 Void 而造成困擾。所以我們會建議以 Degassing 來挖出這些完整的 Void 透氣壓合孔，不僅其挖孔不會有各種變形，還有另外的好處是(shì)製作出的底片檔或 GDSII 檔的檔案大小也會小很多。
本技術文件將說明內層的 Degassing 透氣孔如何製作。
新的 Compose Die from Geometry 除了原本可從 GDSII 或 DXF 圖形轉入建立零件之外，現在圖層在設定對應後也會反白，也加強了對 Shape 圖形的辨識。最重要的是(shì)可以支援 PIN 和 Net 訊號名的辨識，讓我們在做 WLP 或 CSP 設計時更便利。
若先前已經鋪有網格銅，其網格會隨著不同訊號的各障礙物避開而有非矩形甚或小三角等形狀的 Void 而造成困擾。我們會建議以 Degassing 來挖出這些完整的 Void。
但(dàn)若這些非矩形 Void 已經形成，我們可以用 Cross-Hatch void fill 自動填滿非矩形網格。
APD / SiP v16.6 QIR#5 (S022) 後，在其 unsupport 下也可使用 Scribble 甩線模式來佈線，本技術文件將說明如何開啟與使用。
在 Package 設計中，由於新的技術不斷的被提出 / 試驗和實現，而且使用的人和目的也可能有些許的差異。有些功能和設定並不會放(fàng)在程式標準選單上。
所以除了像 PCB 使用者要注意有哪些特殊 PROPERTY 屬性之外， PACKAGE 使用者更是(shì)有一些 Command 指令或是(shì) ENV 甚或是(shì)系統環境設定之後才能開啟的功能和指令。(另外在 preference 中還有一些 Early_adaptor 可選)。
如何開啟這潘朵拉的寶盒? 我們就先以蠻常用的『擴展可佈線層』當例子。
Config Substrate Layers 擴展可佈線層
當我們在 Package 中有 RDL 設計，或是(shì)有某些需求得在原本的 Top_Cond / Bot_Cond 之外也要佈線。如何將紅色的『可佈線層』範圍重新定義或調整，讓我們可以在疊 Die 之上的 RDL 也可佈線，以符合 3D 和模型的實際結構。
現在 APD / SiP 可以選購專用的 FlipChip 封裝自動佈線程式 -「Advanced Package Router(APR)」，若您的設計是(shì)單一 DIE 的 FlipChip 設計，那APR可在很短的時間內幫您把相(xiàng)關佈線快速完成。
APR 特點：
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可走 DiffPair |
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可依 Region 規則 |
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可動態移 Via |
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可打複雜 Via Via |
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自動 Fanin Fanout |
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高佈線完成率 |
Cadence SPB v16.6 在 2014 年 2 月初發佈了 QIR5 (S022) 的更新，除了原功能修正之外，QIR 的版本還會有新功能的加入。
APD / SiP V16.6 QIR5(S022) 新增如下：
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Etch Edit 模式下也可編輯 Wirebond |
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轉出 Symbol Spreadsheet 功能增加 |
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保留原 Spreadsheets 內的公式設定 |
映陽科技的 GraserWARE 2.4 系列現在包含了全新的 PackagePack，這是(shì)一個專為封裝設計而整理的 Skill 程式集。比較通用的有 Void Distance Check 可以幫我們檢查 Void 的間距。另外，在過去(qù) Wirebond 得另外手繪鍍金層，現在也可以自動幫您描出。
原先編輯線寬的 cline change width 指令 在 V16.6 的 QIR4 之後，可以讓我們以多邊形的方式來選取編輯範圍，以更改區間內的線寬或刪除。
隨著 APD / SiP 使用的精細度越來越高，但(dàn)受限於原本 Cadence 的 Gerber 輸出隻支援到公制 MM 的小數後 5 位，為避免圖形計算底片輸出時有 Roundoff 的問題發生而導緻的底片問題。
V16.6 的 QIR3(S013) 版(含)以後可設定將底片輸出之計算位數到小數後 6 位，以支援 UM 後 3 位的設計環境並減少底片輸出的問題。
V16.6 版的 Compose from Geometry 可以自動辨識 GDSII 或 DXF 圖形資料，以建立出 Die 的外型尺寸及各個 PAD 的相(xiàng)對位置。
甚至就像光學辨識 OCR 般自動定義出各 PAD 的腳號順序，快速建立出所需的 Die 零件。