快速完成複雜(zá)封裝設計
随着市場對産品功能「集積化」的需求，高 pin 數 / 多功能的高級零件封裝設計也更顯重要，爲了有效地設計這些複雜(zá)的封裝，需要一個複雜(zá)的設計工具來解決電氣和物理方面的限制。Cadence® 封裝設計技術以其高效、靈活和可靠的技術來完成密集先進的封裝而享譽全球。若再另外搭配集成的信号和電源完整性分析選項可确保在整個設計周期中共同解決電氣和物理難題。使用 Cadence 封裝設計技術，設計人員(yuán)有可能在最短的時間完成項目甚至可以首次通過符合規格以滿足壓縮時間表的要求。
Cadence 封裝設計解決方案
現(xiàn)在，Package 封裝設計已成爲 IC-Package-Board 設計流程中的關鍵環節。 Cadence Allegro® 平台爲 PCB 和複雜(zá)封裝的設計和實現(xiàn)提供了完整且可擴展的技術。不論您是(shì) Lead Frame、WireBond、flip-chip 或 Interposer 等等的封裝技術，您都可以利用 Allegro X Advanced Package Designer 專爲封裝設計所開發的各項方便易用的功能優化複雜(zá)的單芯片和多芯片的 Wirebond 和 Flip Chip 設計，來達到快速集成産品特性和功能優化之目的，以降低成本和性能，同時又(yòu)能縮短項目時間。
Constraint-Driven 的業界标準和技術可實現(xiàn)高級 OSAT 和晶圓廠從單芯片到複雜(zá)的系統規劃和封裝設計。
Cadence 封裝設計解決方案可實現(xiàn)高效的封裝設計技術，具有規範意識的基闆布線(xiàn)設計。若另外需要布線(xiàn)模型萃取、模型建立和信号 SI/PI 分析等功能有以下産品：
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Allegro X Advanced Package Designer |
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SiP Layout Option 選購 ⇒ 升級到标準 SiP 版 |
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Silicon Layout Option 選購 ⇒ Wafer Level Package 專用 |
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RF Layout Option 選購 ⇒ 繪制 RF 零件 / Layout |
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Symphony™ Team Design Option 選購 ⇒ 多人 (實時) 同步設計 |
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System Connectivity Manager 另購 ⇒ 表格式的線(xiàn)路圖工具 |
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OrbitIO™ interconnect designer 另購 ⇒ 可做 IC / PKG / PCB 的最佳接點優化規劃 |
效益
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技術文件套用架構~可簡化并自動化設計設置 |
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從前到後有線(xiàn)路圖和無線(xiàn)路圖的流程，爲邏輯管理提供了業界最靈活的模型 |
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動态式組件庫建立可簡化數據輸入 |
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wire-bond、flip-chip、stacked 和 embedded die 等智能定義可确保布局時有按正确的構造進行 |
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先進的 Bond-shell 生成技術甚至可以使最複雜(zá)的多芯片或堆棧式的 Wirebond 設計自動化 |
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放(fàng)射狀、任意角度的推擠式布線(xiàn)解決了 BGA / LGA 基闆布局的獨特挑戰 |
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專用于 BGA / LGA 的 DRC / DFM / DFA 檢查，可确保在第一時間就能有正确設計以符合生産 |
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3D 檢視和 DRC 比傳統 2D 檢查更能準确地驗證設計 |
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與 Cadence Innovus 和 Virtuoso IC 設計工具的集成流程，可簡化 IC 和封裝之間的協同設計 |
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可搭配 Symphony Team Design 的選項，讓多人可同時編輯封裝設計以縮短總體設計的時間 |
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可選購 Silicon Layout Option 來擴展功能，以處理 IC 等級的布局檢查和 Mask 驗證 |
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全球超過 400 多個客戶使用 |
功能特點
Constraint-Driven 的封裝設計架構
Allegro X Advanced Package Designer 包含當今先進封裝設計所需的所有功能。其完整的實時 DRC 設計規則檢查支持能對應到層壓、陶瓷和矽基基闆，或如多個 cavities、複雜(zá)鋪銅及 Wirebond 等多種結構集成的先進封裝集成需求。
其易于使用的 Flow Manager 引導您完成每個任務，自動執行創建 IC 封裝的基本組成部分的過程，便捷的向導程序可自動快速地建立出封裝設計中的各項特定零件或需求，如 WireBond、Power/Ground Rings 和 plating bars 等，更可用 die 和 BGA Wizards 載入的文本文件 (D.I.E.、Excel、AIF2) 以自定字段的方式，自動建立其接點不一的零件。現(xiàn)在您甚至可以由 GDSII 或 DXF 的圖形辨識來自動建立所需的零件。
完備的基闆建模和規則檢查
可藉由完備的物理和電氣規則 (constraints) 對設計做最準确的驗證和查核，加載由使用者定義的 Technology File，可做爲 Physical 實體設計的規範以确保其可制造性，而 Electrical 電氣規範可定義重要信号，如延遲和失真的規格，可随時跟 constraints 比對以确保設計能符合制造和電氣的種種要求，表格化的 Constraint Manager 可清楚的管控所有的規範。另外，實時的 drc 檢查可配合現(xiàn)今複雜(zá)且特殊的各種載闆設計需求。
可重複套用先前設計結構
Substrate 的叠構和 constraint 信息被記錄在 technology 中，當局部設計還是(shì)整個設計結構相(xiàng)似時，我們可以套用在設計上不需重新定義以縮短将來設計的時程，制造商或供貨商也可以提供包含關鍵設計規則的 technology file 以幫助推動正确的設計方法來确保輔助供貨商的可制造性。
WIREBOND 和 FLIP-CHIP 及 Copper Pillar 的接出樣式
Allegro X Advanced Package Designer 提供快速、強大且靈活的 Wirebond 建立和編輯功能，隻需要簡單幾個按鍵就可建立出 die flags 和 Power/Ground Rings 及各式各樣的 bondfinger。Die flags 可以用向導接口自動建立，或是(shì)以加載的 TXT/dxf 來建立，而強大的 Power Rings 可建立、切割及合并電源圈以配合現(xiàn)今多重電源的需求。另外也有推擠及群組等功能，在數分鍾之内即可建立出所要的打線(xiàn)架構，而真實的 wire profile 可實現(xiàn) DFM-driven 的設計架構，防範于未然，并提供實時的設計回饋，或可直接套用 Kulicke & Soffa 所驗證過的定義檔，以确定所設計出的 wirebond 都能夠真正被生産實現(xiàn)。
對于 Bump (凸塊) 和 pillar (支柱) 的連接，設計人員(yuán)可用自動和半自動工具來建立這些經過驗證的架構，快速套用在DIE上，以符合當今高密度封裝設計需求。
全自動的 BUMP-TO-PACKAGE 接點設定和布線(xiàn)完成率評估
除了支持使用傳統線(xiàn)路圖和 netlist-based 的邏輯定義之外，利用 OrbitIO 互連設計器進行前期跨架構的系統規劃，或是(shì)利用 SiP Digital Architect 下的 System Connectivity Manager 的獨特系統連接管理器，都可以很有效的規劃及分配總體的聯機關系。邏輯關系也可手動直接定義，或者是(shì)套用現(xiàn)有設計規範下，以最好的走線(xiàn)等的不同模式架構下做最适當的自動布線(xiàn)考慮并定義出其聯機關系，如将各信号會依照規範及空間做信号的指定，差動信号的 BUMP 也會照封裝接點選擇最好的位置選擇，而 net-per-layer 也可清楚的看到所有信号的分布狀态。另外，route planning 的 flow 和 bundles 對整組信号分類和視覺上效果，對于高速信号規劃會更有幫助。
手動 / 半自動和自動布線(xiàn)
Allegro X Advanced Package Designer 和 SiP Layout Option 集成了一套基于規則的半自動和的自動布線(xiàn)功能，讓我們面對無論是(shì)任意角度、單層、Wirebond 還是(shì)增層結構上多加的 silicon interposer 等任何類型的 IC 封裝設計，都在确保其可制造性之下能快速準确地完成布線(xiàn)設計。
HDI 高密度設計
HDI 高密度或增層式的設計也廣泛地應用在封裝設計中，以求最有效的層面利用及配合細小間距的 flip chip 需求。Allegro X Advanced Package Designer 能搭配其完整的 HDI 規範以達到其自動輔助設計的目的，而微導孔 (microvia) 的充分支持和自動設定，并可做合并及分離(lí)等編輯，讓層面的利用率最高并符合生産需求，以達成設計和生産的共同目标。
切圖設計
若欲執行完整功能，需加購 Symphony Team Design Option
Cadence 提供了多個使用者或同步的設計環境，加速設計時效、加快上市時程。
其中 Partition 可将整份設計依其區塊或層面切分給多個使用者，而使用者可查看别區塊的的最後更新結果加以配合調整，進而壓縮整份設計的總體設計時程。
還有同步的 Symphony，可讓多個設計人員(yuán)在同一時間同時操作同一個設計進行工作，而無需分區設置。當加入的布線(xiàn)工程師越多，完成布線(xiàn)的速度就可越快。在布線(xiàn)的同時，可以引用 Allegro X Advanced Package Designer 和 SiP Layout Option 内的各項功能，如強大的鋪銅編輯或 Allegro auto-interactive phase tune (AiPT)，和 auto-interactive delay tune (AiDT) 等自動 Tune 線(xiàn)的功能加速設計完成 。
DesignTrue DFM 和 ARC 檢查
( 僅包含基本檢查，完整檢查仍需加 SIP Layout Option )
Constraint Manager 中有全面的 design for manufacturing (DFM) 制造設計檢查功能，若有 SIP Layout Option，其中另外有的 assembly rule checker (ARC) 提供了數百種檢查來滿足制造上的要求 (非傳統 DRC 的間距檢查)。其檢查項目可把這些規則加以分類或單獨指定或是(shì)自定義選擇來執行，最終的檢查也會顯示在 Constraint Manager 的 DRC 頁面中及圖檔上。
多元的生産制程資料準備
在生産制程的準備方面，而從文件到生産的各種數據都十分完備。可以很快速地建立出打線(xiàn)數據、尺寸标注、所需圖樣和封裝數據，或如鍍金棒 (plating bar)、蝕斷線(xiàn) (etchback plating)、透氣孔 (metal pour degassing) 和銅箔平均化 (metal layer balancing) 等等都有考慮。爲了搭配後段的生産檢查甚或 SI 分析，所支持的輸出格式包括有 Gerber、IPC2581、DXF、AIF2 及 GDSII 等。如果有 SIP Layout Option，還能利用 design variants 功能來定義出不同零件搭配組合的 BOM。另外，大多數的封裝廠也都是(shì)使用 Cadence 的 PACKAGE 産品，所以若情況許可也可将設計圖檔直接給封裝廠，讓此數據在不破壞原始規範的情況下做更細的生産參數微調，以提高産出的良率。
對于 PCB 系統階的數據傳遞
Allegro X Advanced Package Designer 工具不隻能連結 silicon 與 package 設計，也能連結 package 與 PCB 設計。對 PCB 所需的 floor planning 規劃跟 layout 的相(xiàng)關數據，也能自動建立出所需的實體零件、線(xiàn)路圖 symbol、跟 device 模型。您也能夠萃出 Die 或 BGA 的數據到 Excel 格式的電子表格中，以加速設定時間并提高其準确率。
封裝設計的信号和電源分析
借助 Cadence 的 Clarity™ 和 Celsius™ 技術，可以進行詳細的布線(xiàn)萃取和 3D 封裝建模，以及具電源考慮的信号完整性和熱的分析。這些功能使封裝分析和建模解決方案能夠在早期的設計時間就能開始進行特性評估以及 DC/AC PDN 分析，進而到最後使用 Hybrid EM 混合求解器來萃取完整封裝模型，或使用全波 3D 求解器來萃取更詳細封裝模型。
您可以依需求做以下檢查：
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封裝設計特性評估，可快速檢測有問題的封裝設計數據，包括檢測封裝引腳是(shì)否有過多的電感效應、不适當的阻抗和耦合等 |
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含電源考慮的混合求解器萃取，可考慮 PDN 及信号的耦合并進行 RLGC 和 S 參數的模型萃取 |
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全波 3D 求解器 - 解析封裝設計内部詳細結構用于高頻(pín)布線(xiàn)模型萃取 |
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IR-Drop 分析 - 同時考慮布線(xiàn)和零件效應的電 / 熱協同模拟，及不同區塊的溫度分布和鋪銅 / 貫孔 / 走線(xiàn)間的電流密度計算 |
封裝性能評估可以在實際布線(xiàn)的早期階段開始，而不需等到最後才可執行。利用初始的聯機關系進行可行性研究，例如考慮 DC 的 IR-Drop 和電流的最佳叠構 / 規範以及信号的拓撲架構，可幫助确定最終的封裝類型并以最低的成本達到最佳的電氣性能。随着封裝設計的繼續，可以萃取信号和 PDN 的模型，以考慮 RLC 的寄生效應和信号的阻抗和串擾，或 insertion 和 return losses 的關鍵特性。
還可搭配現(xiàn)行大多數 OSAT 和 Foundry 所使用的 Cadence 封裝設計技術，來探索散熱方面的考慮。利用這種互操作性，當設計達到最後階段時能夠互相(xiàng)搭配交換電熱分析數據，以執行更完整的封裝評估 (包括 IR-Drop) 和模型萃取，并生成最終的 HTML 報告，以确保實時發現(xiàn)重大問題并完整記錄設計。
若是(shì)會在高頻(pín)下運行的封裝設計，可以在關鍵封裝區域執行全波 3D 萃取以确保能滿足高速信号的性能規格。
3D 設計視圖功能
Cadence 3D Design Viewer 用于複雜(zá)的 IC 封裝設計檢查，是(shì)一個完整的實體 3D 模型檢測器和 3D Wirebond DRC 解決方案，現(xiàn)已包含在 Allegro X Advanced Package Designer 中。它爲跨團隊設計的審查提供了共同的平台讓用戶可查看和研究整個設計，如在具有多重 Wirebond 結構的封裝設計下，選定的最佳 Wirebond Profile 打線(xiàn)定義的組合效果。
智慧 3D 設計視圖
盡管 2D 顯示非常适合于基闆布局、布線(xiàn)規劃和金屬鋪面等繪制，但(dàn) 2D 的效果并不适合用于複雜(zá)芯片立體堆棧和 3D 集成的設計 / 管理或驗證，封裝設計的複雜(zá)性和密高度的要求更顯出 3D 的重要性。 利用 Cadence 3D Design Viewer 使封裝設計人員(yuán)能夠以 3D 的方式，查看其實際設計來滿足此需求。設計人員(yuán)可以交互式的縮放(fàng) / 平移 / 旋轉 3D 視圖，或是(shì)從一組預定的視角效果中進行選擇。
互動标記
在查看 3D 設計期間，工程師可以爲設計審查或設計資料建出 “Markup” 标記快照，其中包括添加基本圖形、箭頭和文字的功能，這對于與設計夥伴間的集成，以及測試和裝配制造部門進行溝通時，特别有用。
3D Wirebond 間距檢查
在 Allegro X Advanced Package Designer 設計中，可定義和儲存其 3D 檢查規則。您可自行定義這些規則來檢查設計中 Wire 導線(xiàn)，和零件之間的 3D 間距。
