全球最多人使用的設計輸入方案
Cadence® OrCAD™ X Capture 原理圖輸入系統具有快捷、通用的設計輸入能力，爲全球最廣受歡迎的設計輸入工具。它針對設計一個新的電子電路、修改現(xiàn)有的一個 PCB 的原理圖或者繪制一個 VHDL 模塊的方框圖都提供了所需要的全部功能，并能迅速驗證您的設計。
Cadence OrCAD X Capture 作爲設計輸入工具，運行在 PC 平台，用于 FPGA 、 PCB 和 Cadence® OrCAD™ PSpice® 設計應用中，是(shì)業界第一個真正基于 Windows 環境的原理圖輸入程序，易于使用的功能及特點已使其成爲原理圖輸入的工業标準。
OrCAD 産品關系圖
1. 單一化的設計窗口
OrCAD™ X Capture 的電路設計可支持從最簡單到最複雜(zá)的平面或分層設計，并且可經由網絡表連接Cadence® OrCAD™ PCB Editor、Cadence® Allegro® 或其它的 Layout 軟件來完成 PCB 設計；也集成了 PSpice 與 VHDL (NC Verilog) 的環境---提供您做仿真與數字 (FPGA Design Flow) 前端設計平台。另外也可以配合 OrCAD PCB SI 與 Cadence® Allegro® SI 來解決高頻(pín)問題。
2. 利用 Windows 操作接口可以更方便的編輯與分享彼此的構想
OrCAD X Capture 利用 Windows 簡易操作的觀念，可用剪下、複制、貼上等等的特色來操作；也可以利用 Windows 的多重編輯方式來編輯兩個以上的原理圖或是(shì)由另外的檔案複制數據過來使用。
3. 支持廣大的 PCB 應用
OrCAD X Capture 可以支持 30 種以上 PCB Layout 軟件的網絡表格式，包含 OrCAD PCB Editor、Allegro、Pads、PCAD 200X、Protel、Mentor Graphics BoardStation…等等。
4. 集成了 Cadence 其他系統程序來處理不同的需求
OrCAD X Capture 是(shì) OrCAD PSpice、OrCAD PCB SI、OrCAD PCB Editor、Allegro 與 Allegro SI 的設計前台。透過網絡表 (netlist) 的連接，可利用它同時标示出彼此的關聯處 (cross-highlighting)，也可直接作爲測試的信号源 (cross-probing)。而利用 Back Annotate 的功能，可将 Layout 序号或 Constraint Manager 的變化回饋到 Capture 的原理圖中。
5. 提供多重的 PLD 設計組件與方式
OrCAD X Capture 提供六種 PLD 使用原理圖的元件，包含 Xilinx、Altera、Actel、Lattice、Lucent 與 Atmel 六種 Vendor 的元件，這些元件允許您利用 OrCAD X Capture 來做爲設計 PLD 的前台。
6. 可以利用 OrCAD X Capture 來完成不同的仿真并提供廣大的 PCB 網絡表格式
可以利用 OrCAD X Capture 集成的環境，來完成 FPGA Design Flow 的設計 - 仿真、合成、布局的功能。并繪制完整的原理圖來連接 PCB Layout 軟件，以完成一個項目設計。
7. 可以利用 OrCAD X Capture Tcl/Tk 程序接口開發新的操作功能
可以利用 OrCAD X Capture Tcl/Tk 程序，來開發或者外挂新的軟件操作或檢查功能讓 OrCAD X Capture 更易于使用。
物件選擇功能，可篩選物件類型
在選擇物件時，可利用鼠标右鍵的 "Selection Filter" 設定可選擇的物件類型，例如您隻想框選原理圖中的元件與 Pin，就可以先全部清除隻留 Parts 和 Pins 再用鼠标框選後，就隻會選取範圍中的 Parts 和 Pins，而不會選取到其他對象如 Nets 或其他物件。
階層式電路，同步産生 / 删除所對應的連接符号
在繪制階層式電路時，如果上層的模塊圖有接點的更新或是(shì)下階的細部線(xiàn)路有任何外接接點的增減。在以往您需設定好相(xiàng)對應的名稱才會有其接續性，現(xiàn)在 Cadence® OrCAD™ 會自動依接點的增減自動設定好階層式電路上下階之間的對應關系，方便階層式電路的實際應用。
從空白表格中直接 建立零件
在建立零件時最大的困難可能是(shì)要建入數百個 PIN 的 Pin 腳号及名稱，現(xiàn)在可以從收到的規格表中撷取所要的 Pin 腳号及名稱，貼入 OrCAD 中再定義其他的相(xiàng)關訊息，如 Pin 腳所在的位置等等，可快速自動建立出此顆零件。
依照原理圖頁面指定零件序号編排
如果可由 IC 廠商，如 Xilinx 得到 零件的 Pin 腳數據文件，可稍做整理後理出具有 Pin 腳名稱、Pin 腳種類、Pin 腳号的文本文件，Generate Part 加載此文件後自動建立出 OrCAD 的零件，不必再用傳統方法逐一宣告，大量縮短建立零件的時間。
切割大顆零件
使用表格方法或 Pin File 的方式自動建立零件，要是(shì)輸入的 Pin 腳數太多可能會建出一顆超大的零件，因爲大過圖框而不适合放(fàng)到圖面上，如果想把大顆零件切割成幾顆小的非同類零件，可用 Split Part 定義出切割後的小零件數量及各 Pin 腳所在的位置後自動生成各個非同類零件。
Cadence OrCAD 與 Cadence Allegro 集成
除了可以在 OrCAD 原理圖上直接定義 Cadence® Allegro® 零件相(xiàng)關屬性，如 ROOM 、 Fixed 、 BOM ignore 、 …..，也可定義 Allegro 信号屬性，如 MIN_LINE_WIDTH 、 MAX_VIA_COUNT 、 …… ，現(xiàn)在甚至要定義 PIN PAIR 所指定的 U1.17 到 U2.5 的 PROPOGATION_DELAY 的線(xiàn)長，都可在 OrCAD 原理圖中輕易實現(xiàn)。
定義差分信号
在繪圖時也可直接定義差分信号名稱及其組成的線(xiàn)對成員(yuán)，或用 Auto Setup 定義信号名稱規則 (如後綴是(shì)＋和 - ) 即可由程序自動辨識定義出各個差分信号對。
能将 OrCAD 原理圖上對 Allegro 的零件或信号宣告的屬性 (properties) 以 PCB Editor 方式或用傳統 OrCAD 轉 Allegro 的方法以附帶 properties 的方式轉到 Allegro 中
專案壓縮
在繪圖完成後，可利用 Archive Project 選擇要壓縮的相(xiàng)關文件類型及其文件名和路徑，也可把外部的文件，如零件規格、相(xiàng)關程序代碼等等一起壓縮成 .ZIP 文件，在項目的管理和備份上更加便利。
可以設定自動備份的路徑、時間間隔及數量，程序會自動存成各個 .DBK 的備份文件
原理圖設定備份文件自動存盤，可協助工程師快速地回複前一段時間所修改的數據。
OrCAD 可依照原理圖的頁碼設定每頁起始的零件序号及最大的零件序号
原理圖零件序号可依照原理圖的頁面順序設定起始值及最大值，當零件序号要重新排列，将以設定好的範圍做零件序号的編排！
物件搜尋
更加方便的物件搜尋功能，當物件搜尋後，将在畫面下方有 Find window，使用者可透過搜尋結果點選物件，原理圖将直接切換并且高亮顯示所指定物件。
原理圖 Junction (節點)大小改變 - 可透過 Junction Dot Size change 的功能更改原理圖節點的大小
Auto wire 自動連線(xiàn)功能
原理圖 Net 自動連接功能，可讓使用者快速的做單點對單點 Net 的連接，或單點對多點同時連接，或是(shì)針對 BUS 線(xiàn)路的連接！
原理圖 Net 查找功能，可針對原理圖中所有與點選的 Net 相(xiàng)同的線(xiàn)段全部列出，并透過點選的方式可以跳(tiào)轉到相(xiàng)對應的頁面中
原理圖線(xiàn)段顔色及寬度的改變，可針對原理圖重要的 Net 線(xiàn)改變其顔色、線(xiàn)寬、線(xiàn)型
Footprint Viewer 可在原理圖或零件庫編輯畫面中，顯示所對應的 Allegro Footprint 形狀及引腳數量 (Pin number) 和 引腳名稱 (Pin Name) 的位置
Design Rules Check 檢查的更新
原理圖 Design Rule Check 檢查的更新，現(xiàn)在分成含有電氣屬性的檢查及不含電氣屬性檢查兩大部分，并且在檢查項目中增加了重複 Net name、Footprint missing、未擺放(fàng)的複合式零件 Package 等重點檢查或報告項目。
Tcl/Tk 程序支持
OrCAD X Capture/CIS 開始 Tcl/Tk 程序的支持，可以自行開發程序或是(shì)到原廠 Markeplace 網站下載 OrCAD X Capture/CIS Utility 挂載到程序中使用！
原理圖鎖定功能，原理圖可将部分區塊或整頁原理圖物件鎖定 (Lock)，鎖定的物件将不可移動或删除
