Custom Design Platform
個人消費(fèi)電子和無線(xiàn)産品已經成爲當今世界電子市場的主導力量。這些設備對于新功能 (new features) 和特性 (functionality) 的要求，促進了 RF、模拟和混合信号應用設備的前所未有的發展。爲創造滿足該需求的新産品，企業采用 Custom Design 的技術，将可使 IC 設計工程師更能掌握精确的仿真數值，如電壓、電流、電荷，以及電阻與電容等參數值的持續比率。
爲了簡化設計 Custom IC 的流程，并将其集成到終端産品中，半導體和系統公司需要精密的軟件和設計流程方法，以達成迅速上市和迅速量産的目标。Cadence® Virtuoso® Custom Design Platform 提供了極其迅速而保證芯片精确的方式，進行定制仿類比、RF 和混合信号 IC 的設計。
Cadence® Virtuoso® Custom Design Platform L 是(shì)入門級的客制 IC 專業平台，不論您的 IC 是(shì)應用在類比或是(shì)混模信号的設計，Virtuoso 平台都能提供您一個從前端到後段的集成流程，以及各種不同程度的解決方案以符合各種客制 IC 不同的設計需求。
VIRTUOSO SCHEMATIC EDITOR L
快速精确的線(xiàn)路輸入 Virtuoso
Schematic Editor L 的強大功能提供您快速易用的設計輸入環境，利用其完備的的元件庫使得 gate 和 transistor levels 的設計更加快速，再加上便利的接線(xiàn)功能，使我們面對更大更複雜(zá)的設計時能更加順手。除此之外，階層式編輯器能方便地管理其階層的關系，當您的設計是(shì)規劃成階層式的結構時，也能确保整體設計中所有接線(xiàn)的正确性。
業界标準的設計語言
利用業界的兩種先進的硬件描述語言 VHDL 和 Verilog HDL，Virtuoso Schematic Editor L 可方便地套用到 mixed-level 混合設計中，另外也支持了 Verilog-AMS 及 VHDL-AMS，藉此我們可以不論設計類型，以同樣的方式來設計 mixed-signal 混合信号，還能由輸入描述語言自動建立所代表的線(xiàn)路區塊，以供 system-level 系統階的 IC 設計需求。此外由于現(xiàn)今 IC 設計不單單隻考慮到芯片内部的效應，對于 PCB 載闆上的 RDL 走線(xiàn)與組件，都需要同時考慮，因此現(xiàn)在我們也同樣支持 PSPICE 的描述語言，使得産品設計能夠通泛考慮的更加全面與完整。
擴展的設計檢查功能
爲了要确認設計的精确性，我們可以自定義對圖面和電性規則的檢查條件，例如零件重叠、短斷路、未接的 inputs outputs、對象的一緻性或不合的名稱等，讓設計者以單一指令完成對單 / 多張圖面或是(shì)整體階層設計的 pin name 對應和接線(xiàn)的完整性及信号編名的檢查功能。
VIRTUOSO ANALOG DESIGN ENVIRONMENT L
易用互動的設計和仿真環境
Analog Design Environment L 的交互式環境可讓我們設定、執行 Multi-Mode Sim 和分析其結果，利用其各種顯示及分析功能讓您對仿真、射頻(pín)及混和信号的掌握更加便利，期望讓您能更快速找到設計中的關鍵點，并能求得優化的結果。另外，其多樣的環境除了搭配之外，再配合其他仿真程序時，不需要重新設定所有參數。
内建波形顯示及信号分析
波形顯示内建了可擴展的波形計算器，提供了完整的 post-sim 分析環境，其波形顯示窗口可顯示各種仿真和混和信号數據，如 noise、corner、射頻(pín)波形，另外還可調整顯示的效果，如水平 / 垂直軸、波形顔色、标注等，建立出最好的圖面及報表。波形标簽及計算器可精确量測出在 Transient、AC 與 RF 等不同模式下的信号，并可依輸入 / 出電壓值或電流值再搭配代數運算以求出其他的量測結果。
跨越線(xiàn)路和實體設計的鴻溝
Virtuoso Analog Design Environment L 所提供的仿真環境可比對 pre-sim 及 post-sim 的不同條件，使得我們可以跨越線(xiàn)路設計和實體布局的障礙，實現(xiàn)由前端到後段完整的 IC 設計流程。
VIRTUOSO LAYOUT SUITE L
全階層式、多窗式的設計環境
Virtuoso Layout Suite L 可在一個編輯環境中同時開啓多個 cells 或 blocks 甚或是(shì)階層均可在同一窗口打開，說明設計者在複雜(zá)的設計中确認其數據的完整性，其集成的 World Viewer 全窗口可以很直覺地查看整個設計中相(xiàng)應區塊的位置，并可執行選取、顯示範圍調整、重繪等常用指令，以提升布線(xiàn)效率。
多樣的參數式 Cells 加速設計時效減少設計錯誤
Parameterized cells (Pcells) 提供設計自動化的效能以減少繁瑣及重複的布圖工作，Pcells 可在不更動最原始 cell 的情況下更改每個 cell 的尺寸、SHAPE 及所含對象，依參數設定所建立、編輯和管理的 shapes 和 devices 可更加簡化，以加速布圖效率并減少設計錯誤。
QuickCell 選單自動建立 Device
QuickCell (QCells) 參數選單功能可快速建立及編輯 Pcells devices，可在無 Pcells SKILL 的環境下實現(xiàn)建立及編輯 devices 的環境， 由于 QCells 是(shì) “C” 爲基礎的環境，所以可程序的 Pcells SKILL 也可套用及兼容于 QCells 的環境下。
設計規範管控以增加效率
Virtuoso Layout Suite 提供 “設計規範管控”的功能，可以實時監控違反規範的錯誤，以增加布圖效率減少錯誤點及偵錯的時間，也支持 90 納米 (或更小) 的各種複雜(zá)制程規範的 technology file。
自動簡化及優化的布線(xiàn)效果
Virtuoso Layout Suite 能夠自動簡化及優化 block 來達到以 ”設計規範管控” 的功能和流程，“動态量測” 省掉許多手動量測的麻煩，”對齊功能” 也能加快對齊圖型、接點和對象的效率，”信号标示” 讓您在多階的設計中達成對信号查詢，明亮顯示及檢查接續性目的。
Multi useful Assistants window
View all geometry dynamically during editing commands
Design Rule Driven - Real time aware DRC violations
Cadence® Virtuoso® Custom Design Platform XL 系列是(shì)客制 IC 的進階平台，提供您在設計更高階産品的更好環境，包括的産品有 Virtuoso Schematic Editor XL、Virtuoso Analog Design Environment XL、Virtuoso Layout Suite XL。
Virtuoso Schematic Editor XL
提供進階功能使得其效能達原 Virtuoso platform L 的五倍之多，使用者可利用其 design constraints 設計規範來串連整個設計，這些規範可讓使用者從線(xiàn)路圖端即宣告布圖的重點和注意事項，如匹配性及對稱性等等。
作爲 Virtuoso 的前端平台，Virtuoso Schematic Editor XL 提供了客制 IC 設計輸入端的各種擴展功能，從業界标準語言 (如 VerilogR 、VHDL 和 C) 所做的架構定義 architectural definition 到 transistor level的最終結構定義，都能說明工程師執行設計中的每個階段，利用 XL 階所介紹的 “design constraints” 概念，讓我們可以将設計的 ”意念” 儲存在設計之中，若下一次設計有使用，可直接套用，減少其間的落差。
Virtuoso Analog Design Environment XL
Virtuoso 平台上最先進的設計和仿真環境，經由跨設計的對象指定及選取效果，可幫您建立一個快速且精确的設計驗證環境。
Virtuoso Analog Design Environment XL 可以在一個易用的工具中同時管理及驗證多個 design，并且在設計和驗證的流程中，所有線(xiàn)路可以對應到相(xiàng)應對象成功 / 失敗的狀态。另外，所有的 sweeps、corners、Monte Carlo 及量測都能被管理及儲存在一個位置中，以求快速準确的設計驗證。
Virtuoso Layout Suite XL
Virtuoso 平台上最先進的客制布局環境，提供了 constraint-driven 規範-管控及線(xiàn)路圖-管控的兩種實體布局環境，讓您在設計數字、混和信号及仿真産品時的 device、cell 和 block 階都能有最好的規範可依循。
作爲 Virtuoso 的高階布圖平台，Virtuoso Layout Suite XL 除了 L 階的基本 polygon 布圖編輯功能之外，更針對 device、cell 及 block 來提供客制數字、混和信号和仿真設計等支持，也使得規範管控及設計管控的功能能夠與其他自動化的進階功能相(xiàng)結合，以加速客制零件編寫的速度，别忘了還有 parameterized cell (Pcell) 和 SKILL 可讓您在 device 的建立和編輯時更能得心應手。
軟 件 特 點
快速且精确的設計輸入環境
Virtuoso Schematic Editor XL 提供了 L 階中的搜尋、屬性編輯查看和設計階層環境等各項功能外，也可将電路設計輸出至網頁浏覽器中查閱，另可使用 Design Constraints 設計規範來串連整個設計，這些規範可讓使用者從線(xiàn)路圖端即宣告布圖的重點和注意事項，如匹配性及對稱性等等…快速且易用的設計輸入功能。
規格式的設計
通常規格需要多項測試，并經由結合測試規範與具體測量來加以确認，爲了要加速設計的驗證，Virtuoso Analog Design Environment XL 将設計管理及規格輸入結合在同一個環境中，讓您可輕易地建立多種情況下的不同測試條件以驗證您的設計。
而在 project 内，可選取所有的測試 sweeps、corners 和相(xiàng)關檔作驗證比對之用，并可查看項目的所有測試結果，如所有的波形、量測值和仿真檔的狀态都可以呈現(xiàn)出來。
Virtuoso Analog Design Environment XL 可執行單一或多個測試亦或是(shì)多個測試中的 sweeps、corners 及 Monte Carlo 分析，可使用并行處理的選項讓整個仿真管理上更加有效率。
Virtuoso Analog Design Environment XL 支持将所有測試分析結果自動儲存作規格确認之用，亦可集成 Virtuoso Multi-Mode Simulation 實現(xiàn)仿真、射頻(pín)、混合信号的仿真驗證。
聯機管控式的功能加速設計的完成時效
Virtuoso Layout Suite XL 設立了工業标準，改變傳統的客制設計流程，設計者可經由 Virtuoso Schematic Editor XL 所定的聯機關系，或是(shì)由外部，如 CDL 或 SPICE 所加載的聯機檔來執行實時的 LVS，用以檢驗其布圖，也因此實現(xiàn)了 ”correct-by-construction” 的布圖環境，提高生産力并減少驗證的時程。另外，也使得繁瑣的 DEVICE 建立、擺放(fàng)和布圖可以自動化，線(xiàn)路圖也可以跟實際布圖之間的 instances 和 devices 互相(xiàng)查詢、highlight，并可快速找到未接的信号等其他功能。
規範管控及設計管控以提高生産力
Virtuoso Layout Suite XL 提供規範定義及管理環境，另外，設計規則的定義還可自動且實時地标示違反設計規則點，讓我們可以同時達到依規範管控布圖及提高生産力，并減少布圖錯誤點和驗證的時間，不論是(shì)傳統仿真的 .25u 到最先進的 45 納米制程的條件，所有 Device 建立、擺放(fàng)、或自動 / 手動布線(xiàn)，都會遵照規範内的 technology file 的規則定義。
與其他 VIRTUOSO 平台工具的密切集成
上述的功能都集成在 Virtuoso 客制設計平台上，可以利用單一環境集成平台上的所有功能來建立分析及實現(xiàn)不同面向，如 ASICs、可程序 IC、MCM、數字 IC、仿真 IC 及混和信号 IC 的設計需求，VIRTUOSO 平台支持業界标準的 OpenAccess (OA) 數據庫及 Cadence SKILL 可程序語言，讓您可以自定義工作環境建立最佳的自有環境及流程。
設計流程
線(xiàn)路設計 Circuit design (Front End)
Cadence 的線(xiàn)路設計 circuit design 方案可讓您快速且精确的繪制出您的設計概念并有效管理設計的方向，尤其是(shì)在客制 IC 的設計流程中利用對非重要信号的自動化步驟使得工程師可以專注在極精細的設計中，利用其 Analog Design Environment 可以從線(xiàn)路圖直接對應到仿真 analog、射頻(pín) RF 或混合信号 mixed-signal 的不同設計所引發的線(xiàn)路特性上的不同效應。
其工具有 :
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Virtuoso Schematic Editor |
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Virtuoso Analog Design Environment (ADE) |
仿真 Simulation
分别有 Block-level、Chip-level 和 Mixed-signal 的不同仿真效果和工具：
Block-level |
小功能區塊的仿真，主要着重在單一區塊從架構到功能的實現(xiàn) |
|---|---|
Chip-level |
集成所有區塊的全芯片仿真，着重在其效益和準确性，由其是(shì) system-on-chip 時因集成仿真及數字區塊所衍生出其間的互應及影響 |
Mixed-signal |
綜合 block-level 和 full-chip 的類比仿真器和先進的數字分析模拟器，使得我們可以把多種語言的數字設計可以跟仿真或 RF 輕易的集成在一起 |
其工具有 :
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Virtuoso Multi-Mode Simulation (MMSim) |
|---|---|
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Spectre Circuit Simulator (Spectre) |
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Spectre Accelerated Parallel Simulator (APS) |
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Spectre Extensive Partitioned Simulator (XPS) |
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Virtuoso UltraSim Simulator (UltraSim) |
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AMS Designer Simulator (AMS) |
布局設計及布線(xiàn) Physical layout & Router (Back End)
布局設計主要是(shì)将前端原理圖轉換爲實際的芯片布線(xiàn)，最終将布局圖轉換爲光罩檔，以供晶圓廠生産。客制化的布局需考慮許多的布局條件，往往需要人工來完成，Cadence 的布局工具提供方便的功能，可讓工程師加快布局的速度。
其工具有 :
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Virtuoso Layout Suite |
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Virtuoso Chip Assembly Router (CAR) |
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設計驗證 Verification
布局圖完成後，需檢查是(shì)否符合制造的設計規範，以防止如芯片線(xiàn)路短路或斷路…等等的影響。另外亦需比對布局圖與原理圖是(shì)否一緻。
其工具有 :
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Cadence Physical Verification System (PVS) |
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Assura Physical Verification (ASSURA) |
萃取寄生效應 Parasitic Extraction
寄生效應會造成我們設計的問題，通過 Cadence QRC Extraction 萃取寄生效應，并藉由 Virtuoso Solution 将萃取出寄生數據的響應到設計上，讓我們對整個設計有最全面和宏觀的考慮跟最實時的分析，以判定出真正問題之所在。
其工具有 :
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加速客制化 IC 布局工具 SKILLCAD
SKILLCAD 是(shì)一家專精于發展加速客制化 IC 布局工具的軟件公司；SKILLCAD 的系列産品集成了 8 種主要的工具，這些工具可以支持先進納米制程的設計規則；SKILLCAD 軟件公司是(shì) Cadence 優秀的策略夥伴，其産品主要是(shì)建構在 Cadence Virtuoso 的平台上，增廣 Virtuoso 在不同産業的應用範圍，并有效縮短芯片布局的時間。
